SPC5746CSK1AMKU6 NXP
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SPC5746CSK1AMKU6 NXP
• 1 × 160 MHz Power Architecture® e200z4 Processeur 32 bits à double fréquence – Opérations en virgule flottante simple précision – 8 Ko de cache d’instructions et 4 Ko de cache de données – Encodage à longueur variable (VLE) pour des améliorations significatives de la densité de code • 1 x 80 MHz Power Architecture® e200z2 Processeur 32 bits à problème unique – Utilisation de l’encodage à longueur variable (VLE) pour une réduction significative de l’encombrement de la taille du code • ECC de bout en bout – Tous les maîtres de bus, par exemple, les cœurs génèrent un code de correction d’erreur unique, de détection d’erreur double (SECDED) pour chaque transaction de bus – SECDED couvre les données 64 bits et l’adresse 29 bits • Interfaces mémoire – Mémoire flash sur puce de 3 Mo prise en charge avec le contrôleur de mémoire flash – 3 x tampons de page de mémoire flash (contrôleur de mémoire flash à 3 ports) – SRAM sur puce de 384 Ko sur trois ports RAM • Interfaces d’horloge – 8-40 MHz à quartz externe (FXOSC) – 16 MHz IRC (FIRC) – 128 KHz IRC (SIRC) – 32 KHz quartz externe (SXOSC) – Unité de surveillance d’horloge (CMU) – Boucle à verrouillage de phase modulée en fréquence (FMPLL) – Compteur en temps réel (RTC) • Unité de protection de la mémoire système (SMPU) avec jusqu’à 32 descripteurs de région et granularité de région de 16 octets • 16 sémaphores pour gérer l’accès aux ressources partagées • Contrôleur d’interruption (INTC) capable de router les interruptions vers n’importe quel processeur • Architecture de commutation à barre transversale pour un accès simultané aux périphériques, mémoire flash et RAM à partir de plusieurs maîtres de bus
• 1 × 160 MHz Power Architecture® e200z4 Processeur 32 bits à double fréquence – Opérations en virgule flottante simple précision – 8 Ko de cache d’instructions et 4 Ko de cache de données – Encodage à longueur variable (VLE) pour des améliorations significatives de la densité de code • 1 x 80 MHz Power Architecture® e200z2 Processeur 32 bits à problème unique – Utilisation de l’encodage à longueur variable (VLE) pour une réduction significative de l’encombrement de la taille du code • ECC de bout en bout – Tous les maîtres de bus, par exemple, les cœurs génèrent un code de correction d’erreur unique, de détection d’erreur double (SECDED) pour chaque transaction de bus – SECDED couvre les données 64 bits et l’adresse 29 bits • Interfaces mémoire – Mémoire flash sur puce de 3 Mo prise en charge avec le contrôleur de mémoire flash – 3 x tampons de page de mémoire flash (contrôleur de mémoire flash à 3 ports) – SRAM sur puce de 384 Ko sur trois ports RAM • Interfaces d’horloge – 8-40 MHz à quartz externe (FXOSC) – 16 MHz IRC (FIRC) – 128 KHz IRC (SIRC) – 32 KHz quartz externe (SXOSC) – Unité de surveillance d’horloge (CMU) – Boucle à verrouillage de phase modulée en fréquence (FMPLL) – Compteur en temps réel (RTC) • Unité de protection de la mémoire système (SMPU) avec jusqu’à 32 descripteurs de région et granularité de région de 16 octets • 16 sémaphores pour gérer l’accès aux ressources partagées • Contrôleur d’interruption (INTC) capable de router les interruptions vers n’importe quel processeur • Architecture de commutation à barre transversale pour un accès simultané aux périphériques, mémoire flash et RAM à partir de plusieurs maîtres de bus
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