SPC5634MF2MLQ80 NXP
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SPC5634MF2MLQ80 NXP
• Paramètres de fonctionnement — Fonctionnement entièrement statique, 0 MHz – 80 MHz (plus 2 % de modulation de fréquence - 82 MHz) — –40 C à 150 C plage de température de jonction — Conception basse consommation – Dissipation de puissance inférieure à 400 mW (nominale) – Conçu pour la gestion dynamique de la puissance du cœur et des périphériques – Déclenchement d’horloge des périphériques contrôlé par logiciel – Mode d’arrêt basse consommation, avec toutes les horloges arrêtées — Fabriqué en processus 90 nm — Logique interne 1,2 V — Alimentation unique avec 5,0 V 5% ( 4,5 V à 5,25 V) avec régulateur interne pour fournir 3,3 V et 1,2 V pour le noyau — Broches d’entrée et de sortie avec plage de 5,0 V 5% (4,5 V à 5,25 V) – Niveaux de commutation CMOS VDDE 35%/65% (avec hystérésis) – Hystérésis sélectionnable – Contrôle de la vitesse de balayage sélectionnable – Broches Nexus alimentées par une alimentation 3,3 V – Conçu avec des techniques de réduction EMI – Boucle à verrouillage de phase – Modulation de fréquence de la fréquence d’horloge du système – Capacité de dérivation sur puce – Vitesse de balayage sélectionnable et puissance du disque • Processeur central e200z335 haute performance — Livre d’architecture d’alimentation 32 bits Modèle du programmeur E — Améliorations de l’encodage de longueur variable — Permet d’encoder le jeu d’instructions de l’architecture d’alimentation en option dans des instructions mixtes de 16 et 32 bits – Permet d’obtenir une taille de code plus petite — Processeur à problème unique, conforme à la technologie d’architecture d’alimentation 32 bits — Exécution et retrait dans l’ordre — Gestion précise des exceptions — Unité de traitement de branche – Additionneur de calcul d’adresse de succursale dédié – Branche accélération à l’aide de la mémoire tampon d’instructions Branch Lookahead — Unité de chargement/stockage – Latence de charge d’un cycle – Entièrement pipeline – Prise en charge des gros et petits boutistes – Prise en charge de l’accès mal aligné – Bulles de pipeline sans charge à l’utilisation — Trente-deux registres à usage général (GPR) 64 bits — Unité de gestion de la mémoire (MMU) avec tampon de traduction entièrement associative (TLB) à 16 entrées — Bus d’instructions et bus de chargement/stockage séparés — Prise en charge des interruptions vectorielles — Latence d’interruption < 120 ns @ 80 MHz (measured from interrupt request to execution of first instruction of interrupt exception handler)
• Paramètres de fonctionnement — Fonctionnement entièrement statique, 0 MHz – 80 MHz (plus 2 % de modulation de fréquence - 82 MHz) — –40 C à 150 C plage de température de jonction — Conception basse consommation – Dissipation de puissance inférieure à 400 mW (nominale) – Conçu pour la gestion dynamique de la puissance du cœur et des périphériques – Déclenchement d’horloge des périphériques contrôlé par logiciel – Mode d’arrêt basse consommation, avec toutes les horloges arrêtées — Fabriqué en processus 90 nm — Logique interne 1,2 V — Alimentation unique avec 5,0 V 5% ( 4,5 V à 5,25 V) avec régulateur interne pour fournir 3,3 V et 1,2 V pour le noyau — Broches d’entrée et de sortie avec plage de 5,0 V 5% (4,5 V à 5,25 V) – Niveaux de commutation CMOS VDDE 35%/65% (avec hystérésis) – Hystérésis sélectionnable – Contrôle de la vitesse de balayage sélectionnable – Broches Nexus alimentées par une alimentation 3,3 V – Conçu avec des techniques de réduction EMI – Boucle à verrouillage de phase – Modulation de fréquence de la fréquence d’horloge du système – Capacité de dérivation sur puce – Vitesse de balayage sélectionnable et puissance du disque • Processeur central e200z335 haute performance — Livre d’architecture d’alimentation 32 bits Modèle du programmeur E — Améliorations de l’encodage de longueur variable — Permet d’encoder le jeu d’instructions de l’architecture d’alimentation en option dans des instructions mixtes de 16 et 32 bits – Permet d’obtenir une taille de code plus petite — Processeur à problème unique, conforme à la technologie d’architecture d’alimentation 32 bits — Exécution et retrait dans l’ordre — Gestion précise des exceptions — Unité de traitement de branche – Additionneur de calcul d’adresse de succursale dédié – Branche accélération à l’aide de la mémoire tampon d’instructions Branch Lookahead — Unité de chargement/stockage – Latence de charge d’un cycle – Entièrement pipeline – Prise en charge des gros et petits boutistes – Prise en charge de l’accès mal aligné – Bulles de pipeline sans charge à l’utilisation — Trente-deux registres à usage général (GPR) 64 bits — Unité de gestion de la mémoire (MMU) avec tampon de traduction entièrement associative (TLB) à 16 entrées — Bus d’instructions et bus de chargement/stockage séparés — Prise en charge des interruptions vectorielles — Latence d’interruption < 120 ns @ 80 MHz (measured from interrupt request to execution of first instruction of interrupt exception handler)
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