SPC5606BF1MLQ6 NXP
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SPC5606BF1MLQ6 NXP
Caractéristiques • Problème unique, complexe de cœur de processeur 32 bits (e200z0h) — Conforme à la catégorie intégrée de la technologie Power Architecture® — Jeu d’instructions amélioré permettant l’encodage de longueur variable (VLE) pour réduire l’encombrement de la taille du code. Avec l’encodage optionnel d’instructions mixtes 16 bits et 32 bits, il est possible de réduire considérablement l’encombrement de la taille du code. • Jusqu’à 1,5 Mo de mémoire flash codée sur puce prise en charge avec le contrôleur de mémoire flash • Mémoire flash de données sur puce de 64 (4 × 16) Ko avec ECC • Jusqu’à 96 Ko de SRAM sur puce • Unité de protection de la mémoire (MPU) avec 8 descripteurs de région et granularité de région de 32 octets sur certains membres de la famille (reportez-vous au Tableau 1 pour plus de détails.) • Contrôleur d’interruption (INTC) capable de gérer 204 sources d’interruption prioritaires sélectionnables • Boucle à verrouillage de phase modulée en fréquence (FMPLL) • Architecture de commutation à barre transversale pour les fonctions simultanées accès aux périphériques, à la mémoire Flash ou à la RAM à partir de plusieurs maîtres de bus • Contrôleur eDMA 16 canaux avec plusieurs sources de demande de transfert à l’aide d’un multiplexeur DMA • Le module d’assistance au démarrage (BAM) prend en charge la programmation Flash interne via une liaison série (CAN ou SCI) • La minuterie prend en charge les canaux d’E/S offrant une gamme de fonctions de capture d’entrée 16 bits, de comparaison de sortie et de modulation de largeur d’impulsion (eMIOS) • 2 convertisseurs analogique-numérique (CAN) : un 10 bits et un 12 bits • Unité de déclenchement croisé pour permettre la synchronisation des conversions ADC avec un événement de minuterie à partir de l’eMIOS ou du PIT • Jusqu’à 6 modules d’interface périphérique série (DSPI)
Jusqu’à 10 modules d’interface de communication série (LINFlex) • Jusqu’à 6 modules CAN complets (FlexCAN) améliorés avec tampons configurables • 1 module d’interface de circuit inter-intégré (I2C) • Jusqu’à 149 broches configurables à usage général prenant en charge les opérations d’entrée et de sortie (en fonction du boîtier) • Compteur temps réel (RTC) • Source d’horloge à partir d’un oscillateur interne de 128 kHz ou 16 MHz prenant en charge le réveil autonome avec une résolution de 1 ms avec un délai d’expiration maximal de 2 secondes • Prise en charge optionnelle de RTC avec source d’horloge à partir d’un oscillateur à quartz externe de 32 kHz, prenant en charge le réveil avec une résolution de 1 seconde et un délai d’expiration maximal de 1 heure • Jusqu’à 8 minuteries d’interruption périodiques (PIT) avec résolution de compteur de 32 bits • Interface de développement Nexus (NDI) selon IEEE-ISTO 5001-2003 Classe Deux Plus • Test de balayage des limites de l’appareil/de la carte pris en charge par le Joint Test Action Group (JTAG) de l’IEEE (IEEE 1149.1) • Régulateur de tension sur puce (VREG) pour la régulation de l’alimentation d’entrée pour tous les niveaux internes
Caractéristiques • Problème unique, complexe de cœur de processeur 32 bits (e200z0h) — Conforme à la catégorie intégrée de la technologie Power Architecture® — Jeu d’instructions amélioré permettant l’encodage de longueur variable (VLE) pour réduire l’encombrement de la taille du code. Avec l’encodage optionnel d’instructions mixtes 16 bits et 32 bits, il est possible de réduire considérablement l’encombrement de la taille du code. • Jusqu’à 1,5 Mo de mémoire flash codée sur puce prise en charge avec le contrôleur de mémoire flash • Mémoire flash de données sur puce de 64 (4 × 16) Ko avec ECC • Jusqu’à 96 Ko de SRAM sur puce • Unité de protection de la mémoire (MPU) avec 8 descripteurs de région et granularité de région de 32 octets sur certains membres de la famille (reportez-vous au Tableau 1 pour plus de détails.) • Contrôleur d’interruption (INTC) capable de gérer 204 sources d’interruption prioritaires sélectionnables • Boucle à verrouillage de phase modulée en fréquence (FMPLL) • Architecture de commutation à barre transversale pour les fonctions simultanées accès aux périphériques, à la mémoire Flash ou à la RAM à partir de plusieurs maîtres de bus • Contrôleur eDMA 16 canaux avec plusieurs sources de demande de transfert à l’aide d’un multiplexeur DMA • Le module d’assistance au démarrage (BAM) prend en charge la programmation Flash interne via une liaison série (CAN ou SCI) • La minuterie prend en charge les canaux d’E/S offrant une gamme de fonctions de capture d’entrée 16 bits, de comparaison de sortie et de modulation de largeur d’impulsion (eMIOS) • 2 convertisseurs analogique-numérique (CAN) : un 10 bits et un 12 bits • Unité de déclenchement croisé pour permettre la synchronisation des conversions ADC avec un événement de minuterie à partir de l’eMIOS ou du PIT • Jusqu’à 6 modules d’interface périphérique série (DSPI)
Jusqu’à 10 modules d’interface de communication série (LINFlex) • Jusqu’à 6 modules CAN complets (FlexCAN) améliorés avec tampons configurables • 1 module d’interface de circuit inter-intégré (I2C) • Jusqu’à 149 broches configurables à usage général prenant en charge les opérations d’entrée et de sortie (en fonction du boîtier) • Compteur temps réel (RTC) • Source d’horloge à partir d’un oscillateur interne de 128 kHz ou 16 MHz prenant en charge le réveil autonome avec une résolution de 1 ms avec un délai d’expiration maximal de 2 secondes • Prise en charge optionnelle de RTC avec source d’horloge à partir d’un oscillateur à quartz externe de 32 kHz, prenant en charge le réveil avec une résolution de 1 seconde et un délai d’expiration maximal de 1 heure • Jusqu’à 8 minuteries d’interruption périodiques (PIT) avec résolution de compteur de 32 bits • Interface de développement Nexus (NDI) selon IEEE-ISTO 5001-2003 Classe Deux Plus • Test de balayage des limites de l’appareil/de la carte pris en charge par le Joint Test Action Group (JTAG) de l’IEEE (IEEE 1149.1) • Régulateur de tension sur puce (VREG) pour la régulation de l’alimentation d’entrée pour tous les niveaux internes
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