S9S12XS128J1MAA NXP
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S9S12XS128J1MAA NXP
• CPU12X 16 bits — Compatibilité ascendante avec le jeu d’instructions S12 à l’exception de cinq instructions floues (MEM, WAV, WAVR, REV, REVW) qui ont été supprimées — Adressage indexé amélioré — Accès à de grands segments de données indépendants de PPAGE
• INT (module d’interruption) — Sept niveaux d’interruptions imbriquées — Affectation flexible des sources d’interruption à chaque niveau d’interruption. — Interruption externe de haute priorité non masquable (XIRQ) — Les entrées suivantes peuvent agir comme des interruptions de réveil – IRQ et XIRQ non masquable – Broches de réception CAN – Broches de réception SCI – Selon l’option de package, jusqu’à 20 broches sur les ports J, H et P configurables comme sensibles au front montant ou descendant • MMC (contrôle de mappage de module) • DBG (module de débogage) — Surveillance du bus CPU avec des demandes de point d’arrêt de type balise ou force — La mémoire tampon de trace circulaire 64 x 64 bits capture le changement de flux ou l’accès à la mémoire informations • BDM (mode de débogage en arrière-plan) • OSC_LCP (oscillateur) — Oscillateur Pierce de contrôle de boucle basse consommation utilisant un cristal de 4 MHz à 16 MHz — Bonne immunité au bruit — Option Pierce à plein élan utilisant un cristal de 2 MHz à 40 MHz — Transconductance dimensionnée pour une marge de démarrage optimale pour les cristaux typiques • IPLL (génération d’horloge à boucle verrouillée à verrouillage de phase filtrée en interne, modulée en fréquence) — Aucun composant externe requis — Option configurable d’étalement du spectre pour réduire le rayonnement CEM (fréquence modulation) • CRG (génération d’horloge et de réinitialisation) — Chien de garde COP — Interruption en temps réel — Moniteur d’horloge — Réveil rapide de STOP en mode auto-horloge • Options de mémoire — 64, 128 et 256 Ko Flash — Flash Caractéristiques générales – 64 bits de données plus 8 bits de syndrome ECC (code de correction d’erreur) permettent la correction d’une défaillance sur un seul bit et la détection de double défaut – Taille du secteur d’effacement 1024 octets – Programme automatisé et algorithme d’effacement – Schéma de protection pour empêcher le programme ou l’effacement accidentel – Option de sécurité pour empêcher tout accès non autorisé - Réglage du niveau de marge Sense-amp pour les lectures - 4 et 8 Ko d’espace Data Flash
– 16 bits de données plus 6 bits ECC (Error Correction Code) de syndrome permettent la correction d’une défaillance sur un seul bit et la détection de double défaut – Taille du secteur d’effacement 256 octets – Programme automatisé et algorithme d’effacement – 4, 8 et 12 Ko de RAM • Convertisseur analogique-numérique 16 canaux, 12 bits – Résolution 8/10/12 bits – Temps de conversion unique 3μs, 10 bits – Données de résultat justifiées à gauche ou à droite – Capacité de déclenchement de conversion externe et interne – Oscillateur interne pour la conversion en modes d’arrêt – Réveil à partir d’une faible consommation modes sur > de comparaison analogique ou <= match — Continuous conversion mode — Multiplexer for 16 analog input channels — Multiple channel scans — Pins can also be used as digital I/O • MSCAN (1 M bit per second, CAN 2.0 A, B software compatible module) — 1 Mbit per second, CAN 2.0 A, B software compatible module – Standard and extended data frames – 0 - 8 bytes data length – Programmable bit rate up to 1 Mbps — Five receive buffers with FIFO storage scheme — Three transmit buffers with internal prioritization — Flexible identifier acceptance filter programmable as: – 2 x 32-bit – 4 x 16-bit – 8 x 8-bit — Wake-up with integrated low pass filter option — Loop back for self test — Listen-only mode to monitor CAN bus — Bus-off recovery by software intervention or automatically — 16-bit time stamp of transmitted/received messages • TIM (standard timer module) — 8 x 16-bit channels for input capture or output compare — 16-bit free-running counter with 8-bit precision prescaler — 1 x 16-bit pulse accumulator • PIT (periodic interrupt timer) — Up to four timers with independent time-out periods — Time-out periods selectable between 1 and 224 bus clock cycles
— Déclencheurs de temporisation, d’interruption et de périphérique — Le démarrage des minuteries peut être aligné • Modulateur de largeur d’impulsion jusqu’à 8 canaux x 8 bits ou 4 canaux x 16 bits — Période et rapport cyclique programmables par canal — Sorties alignées au centre ou à gauche — Logique de sélection d’horloge programmable avec une large gamme de fréquences • Module d’interface périphérique série (SPI) — Configurable pour une taille de données de 8 ou 16 bits — Duplex intégral ou bidirectionnel à fil unique — Transmission et réception à double tampon — Mode maître ou esclave — MSB-first ou décalage LSB en premier — Options de phase et de polarité de l’horloge série • Deux interfaces de communication série (SCI) — Fonctionnement en duplex intégral ou à fil unique — Format standard de marque/espace sans retour à zéro (NRZ) — Format IrDA 1.4 IRDA 1.4 inversé (RZI) sélectionnable avec largeurs d’impulsion programmables — Sélection de la vitesse de transmission de 13 bits — Longueur de caractère programmable — Polarité programmable pour l’émetteur et le récepteur — Réveil de réception sur le bord actif — Détection de rupture et détection de collision de transmission prenant en charge LIN • Régulateur de tension sur puce — Deux régulateurs de tension linéaires parallèles avec référence de bande interdite — Détection basse tension (LVD) avec interruption basse tension (LVI) — Circuit de réinitialisation à la mise sous tension (POR) — Réinitialisation basse tension (LVR) • Minuterie de réveil basse consommation (API) — Oscillateur interne pilotant un compteur descendant — Réglable avec une précision de +/-5 % — Les périodes de temporisation vont de 0,2 ms à ~13 s avec une résolution de 0,2 ms • Entrée/sortie — Jusqu’à 91 broches d’entrée/sortie (E/S) à usage général selon l’option du boîtier et 2 broches d’entrée uniquement broches — Hystérésis et dispositif de traction vers le haut/bas configurable sur toutes les broches d’entrée — Force d’entraînement configurable sur toutes les broches de sortie • Options d’emballage — Quadriceps à plat à profil bas à 112 broches (LQFP) — Ensemble quadruple à plat à 80 broches (QFP)
— Quadriceps à plat plat à profil bas à 64 broches (LQFP) • Conditions de fonctionnement — Large plage de tension d’alimentation unique de 3,135 V à 5,5 V à pleine performance – L’alimentation séparée pour le régulateur de tension interne et les E/S permet un filtrage CEM optimisé — Fréquence maximale du bus CPU de 40 MHz — Plage de température ambiante de -40 °C à 125 °C — Options de température : – –40 °C à 85 °C – –40 °C à 105 °C – –40 °C à 125 °C
• CPU12X 16 bits — Compatibilité ascendante avec le jeu d’instructions S12 à l’exception de cinq instructions floues (MEM, WAV, WAVR, REV, REVW) qui ont été supprimées — Adressage indexé amélioré — Accès à de grands segments de données indépendants de PPAGE
• INT (module d’interruption) — Sept niveaux d’interruptions imbriquées — Affectation flexible des sources d’interruption à chaque niveau d’interruption. — Interruption externe de haute priorité non masquable (XIRQ) — Les entrées suivantes peuvent agir comme des interruptions de réveil – IRQ et XIRQ non masquable – Broches de réception CAN – Broches de réception SCI – Selon l’option de package, jusqu’à 20 broches sur les ports J, H et P configurables comme sensibles au front montant ou descendant • MMC (contrôle de mappage de module) • DBG (module de débogage) — Surveillance du bus CPU avec des demandes de point d’arrêt de type balise ou force — La mémoire tampon de trace circulaire 64 x 64 bits capture le changement de flux ou l’accès à la mémoire informations • BDM (mode de débogage en arrière-plan) • OSC_LCP (oscillateur) — Oscillateur Pierce de contrôle de boucle basse consommation utilisant un cristal de 4 MHz à 16 MHz — Bonne immunité au bruit — Option Pierce à plein élan utilisant un cristal de 2 MHz à 40 MHz — Transconductance dimensionnée pour une marge de démarrage optimale pour les cristaux typiques • IPLL (génération d’horloge à boucle verrouillée à verrouillage de phase filtrée en interne, modulée en fréquence) — Aucun composant externe requis — Option configurable d’étalement du spectre pour réduire le rayonnement CEM (fréquence modulation) • CRG (génération d’horloge et de réinitialisation) — Chien de garde COP — Interruption en temps réel — Moniteur d’horloge — Réveil rapide de STOP en mode auto-horloge • Options de mémoire — 64, 128 et 256 Ko Flash — Flash Caractéristiques générales – 64 bits de données plus 8 bits de syndrome ECC (code de correction d’erreur) permettent la correction d’une défaillance sur un seul bit et la détection de double défaut – Taille du secteur d’effacement 1024 octets – Programme automatisé et algorithme d’effacement – Schéma de protection pour empêcher le programme ou l’effacement accidentel – Option de sécurité pour empêcher tout accès non autorisé - Réglage du niveau de marge Sense-amp pour les lectures - 4 et 8 Ko d’espace Data Flash
– 16 bits de données plus 6 bits ECC (Error Correction Code) de syndrome permettent la correction d’une défaillance sur un seul bit et la détection de double défaut – Taille du secteur d’effacement 256 octets – Programme automatisé et algorithme d’effacement – 4, 8 et 12 Ko de RAM • Convertisseur analogique-numérique 16 canaux, 12 bits – Résolution 8/10/12 bits – Temps de conversion unique 3μs, 10 bits – Données de résultat justifiées à gauche ou à droite – Capacité de déclenchement de conversion externe et interne – Oscillateur interne pour la conversion en modes d’arrêt – Réveil à partir d’une faible consommation modes sur > de comparaison analogique ou <= match — Continuous conversion mode — Multiplexer for 16 analog input channels — Multiple channel scans — Pins can also be used as digital I/O • MSCAN (1 M bit per second, CAN 2.0 A, B software compatible module) — 1 Mbit per second, CAN 2.0 A, B software compatible module – Standard and extended data frames – 0 - 8 bytes data length – Programmable bit rate up to 1 Mbps — Five receive buffers with FIFO storage scheme — Three transmit buffers with internal prioritization — Flexible identifier acceptance filter programmable as: – 2 x 32-bit – 4 x 16-bit – 8 x 8-bit — Wake-up with integrated low pass filter option — Loop back for self test — Listen-only mode to monitor CAN bus — Bus-off recovery by software intervention or automatically — 16-bit time stamp of transmitted/received messages • TIM (standard timer module) — 8 x 16-bit channels for input capture or output compare — 16-bit free-running counter with 8-bit precision prescaler — 1 x 16-bit pulse accumulator • PIT (periodic interrupt timer) — Up to four timers with independent time-out periods — Time-out periods selectable between 1 and 224 bus clock cycles
— Déclencheurs de temporisation, d’interruption et de périphérique — Le démarrage des minuteries peut être aligné • Modulateur de largeur d’impulsion jusqu’à 8 canaux x 8 bits ou 4 canaux x 16 bits — Période et rapport cyclique programmables par canal — Sorties alignées au centre ou à gauche — Logique de sélection d’horloge programmable avec une large gamme de fréquences • Module d’interface périphérique série (SPI) — Configurable pour une taille de données de 8 ou 16 bits — Duplex intégral ou bidirectionnel à fil unique — Transmission et réception à double tampon — Mode maître ou esclave — MSB-first ou décalage LSB en premier — Options de phase et de polarité de l’horloge série • Deux interfaces de communication série (SCI) — Fonctionnement en duplex intégral ou à fil unique — Format standard de marque/espace sans retour à zéro (NRZ) — Format IrDA 1.4 IRDA 1.4 inversé (RZI) sélectionnable avec largeurs d’impulsion programmables — Sélection de la vitesse de transmission de 13 bits — Longueur de caractère programmable — Polarité programmable pour l’émetteur et le récepteur — Réveil de réception sur le bord actif — Détection de rupture et détection de collision de transmission prenant en charge LIN • Régulateur de tension sur puce — Deux régulateurs de tension linéaires parallèles avec référence de bande interdite — Détection basse tension (LVD) avec interruption basse tension (LVI) — Circuit de réinitialisation à la mise sous tension (POR) — Réinitialisation basse tension (LVR) • Minuterie de réveil basse consommation (API) — Oscillateur interne pilotant un compteur descendant — Réglable avec une précision de +/-5 % — Les périodes de temporisation vont de 0,2 ms à ~13 s avec une résolution de 0,2 ms • Entrée/sortie — Jusqu’à 91 broches d’entrée/sortie (E/S) à usage général selon l’option du boîtier et 2 broches d’entrée uniquement broches — Hystérésis et dispositif de traction vers le haut/bas configurable sur toutes les broches d’entrée — Force d’entraînement configurable sur toutes les broches de sortie • Options d’emballage — Quadriceps à plat à profil bas à 112 broches (LQFP) — Ensemble quadruple à plat à 80 broches (QFP)
— Quadriceps à plat plat à profil bas à 64 broches (LQFP) • Conditions de fonctionnement — Large plage de tension d’alimentation unique de 3,135 V à 5,5 V à pleine performance – L’alimentation séparée pour le régulateur de tension interne et les E/S permet un filtrage CEM optimisé — Fréquence maximale du bus CPU de 40 MHz — Plage de température ambiante de -40 °C à 125 °C — Options de température : – –40 °C à 85 °C – –40 °C à 105 °C – –40 °C à 125 °C
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