S912XEG128W1MAL NXP
| Disponible |
S912XEG128W1MAL NXP
• Processeur 16 bits12X
— Compatible vers le haut avec le jeu d’instructions MC9S12 à l’exception de cinq instructions floues (MEM, WAV, WAVR, REV, REVW) qui ont été supprimées
— Adressage indexé amélioré
— Accès à de grands segments de données indépendants de PPAGE
• INT (module d’interruption)
— Huit niveaux d’interruptions imbriquées
— Attribution flexible des sources d’interruption à chaque niveau d’interruption.
— Interruption externe haute priorité non masquable (XIRQ)
— Interruption interne non masquable de l’unité de protection de mémoire haute priorité
— Jusqu’à 24 broches sur les ports J, H et P configurables en tant qu’interruptions sensibles au front montant ou descendant
• EBI (interface de bus externe) (disponible uniquement en boîtiers 208 broches et 144 broches)
— Jusqu’à quatre sorties de sélection de puce pour sélectionner des espaces d’adressage de 16K, 1M, 2M et jusqu’à 4 Mo
— Chaque sortie de sélection de puce peut être configurée pour terminer la transaction soit sur le délai d’expiration de l’un des deux générateurs d’état d’attente, soit sur la désaffirmation du signal EWAIT
• MMC (contrôle de mappage de module)
• DBG (module de débogage)
— Surveillance des bus CPU et/ou XGATE avec des demandes de point d’arrêt de type tag ou force
— La mémoire tampon de trace circulaire 64 x 64 bits capture les informations de changement de flux ou d’accès à la mémoire
• BDM (mode de débogage en arrière-plan)
• MPU (unité de protection de la mémoire)
— 8 régions d’adresse définissables par tâche de programme active
— Granularité de plage d’adresses aussi faible que 8 octets
— Pas d’écriture / Pas d’exécution Attributs de protection
— Interruption non masquable en cas de violation d’accès
• XGATE
— Module de coprocesseur d’E/S programmable et haute performance
— Transfère les données vers ou depuis tous les périphériques et la RAM sans intervention du processeur ni états d’attente du processeur
— Effectue des opérations logiques, de décalage, arithmétiques et de bits sur les données
— Peut interrompre l’achèvement du transfert de signalisation du processeur HCS12X
— Déclencheurs à partir de n’importe quel module matériel ainsi que du processeur possible
— Deux niveaux d’interruption pour traiter les tâches hautement prioritaires
— Prise en charge matérielle de l’initialisation du pointeur de pile
• OSC_LCP (oscillateur)
— Oscillateur Pierce à commande de boucle basse consommation utilisant un cristal de 4 MHz à 16 MHz
— Bonne immunité au bruit
— Option de perçage à rotation complète utilisant un cristal de 2 MHz à 40 MHz
— Transconductance dimensionnée pour une marge de démarrage optimale pour les cristaux typiques
• IPLL (génération d’horloge à boucle verrouillée à verrouillage de phase filtrée en interne, modulée en fréquence)
— Aucun composant externe requis
— Option configurable d’étalement du spectre pour un rayonnement CEM réduit (modulation de fréquence)
• Processeur 16 bits12X
— Compatible vers le haut avec le jeu d’instructions MC9S12 à l’exception de cinq instructions floues (MEM, WAV, WAVR, REV, REVW) qui ont été supprimées
— Adressage indexé amélioré
— Accès à de grands segments de données indépendants de PPAGE
• INT (module d’interruption)
— Huit niveaux d’interruptions imbriquées
— Attribution flexible des sources d’interruption à chaque niveau d’interruption.
— Interruption externe haute priorité non masquable (XIRQ)
— Interruption interne non masquable de l’unité de protection de mémoire haute priorité
— Jusqu’à 24 broches sur les ports J, H et P configurables en tant qu’interruptions sensibles au front montant ou descendant
• EBI (interface de bus externe) (disponible uniquement en boîtiers 208 broches et 144 broches)
— Jusqu’à quatre sorties de sélection de puce pour sélectionner des espaces d’adressage de 16K, 1M, 2M et jusqu’à 4 Mo
— Chaque sortie de sélection de puce peut être configurée pour terminer la transaction soit sur le délai d’expiration de l’un des deux générateurs d’état d’attente, soit sur la désaffirmation du signal EWAIT
• MMC (contrôle de mappage de module)
• DBG (module de débogage)
— Surveillance des bus CPU et/ou XGATE avec des demandes de point d’arrêt de type tag ou force
— La mémoire tampon de trace circulaire 64 x 64 bits capture les informations de changement de flux ou d’accès à la mémoire
• BDM (mode de débogage en arrière-plan)
• MPU (unité de protection de la mémoire)
— 8 régions d’adresse définissables par tâche de programme active
— Granularité de plage d’adresses aussi faible que 8 octets
— Pas d’écriture / Pas d’exécution Attributs de protection
— Interruption non masquable en cas de violation d’accès
• XGATE
— Module de coprocesseur d’E/S programmable et haute performance
— Transfère les données vers ou depuis tous les périphériques et la RAM sans intervention du processeur ni états d’attente du processeur
— Effectue des opérations logiques, de décalage, arithmétiques et de bits sur les données
— Peut interrompre l’achèvement du transfert de signalisation du processeur HCS12X
— Déclencheurs à partir de n’importe quel module matériel ainsi que du processeur possible
— Deux niveaux d’interruption pour traiter les tâches hautement prioritaires
— Prise en charge matérielle de l’initialisation du pointeur de pile
• OSC_LCP (oscillateur)
— Oscillateur Pierce à commande de boucle basse consommation utilisant un cristal de 4 MHz à 16 MHz
— Bonne immunité au bruit
— Option de perçage à rotation complète utilisant un cristal de 2 MHz à 40 MHz
— Transconductance dimensionnée pour une marge de démarrage optimale pour les cristaux typiques
• IPLL (génération d’horloge à boucle verrouillée à verrouillage de phase filtrée en interne, modulée en fréquence)
— Aucun composant externe requis
— Option configurable d’étalement du spectre pour un rayonnement CEM réduit (modulation de fréquence)
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