S912XEG128W1MAA NXP
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S912XEG128W1MAA NXP
• Capacité de pagination pour prendre en charge un espace d’adressage mémoire global de 8 Mo
• Arbitrage de bus entre les maîtres CPU, BDM et XGATE
• Accès simultanés à différentes ressources1 (internes, externes et périphériques) (voir Figure 3-1 )
• Résolution de la collision d’accès au bus cible
• Contrôle du mode de fonctionnement du MCU
• Contrôle de sécurité du MCU
• Schémas de mappage de mémoire séparés pour chaque processeur maître, BDM et XGATE
• Embouts de commande ROM pour permettre la sélection FLASH ou ROM sur puce
• Le remplacement du port enregistre le contrôle d’accès
• Génération de réinitialisation du système lorsque le processeur accède à une adresse non implémentée (c’est-à-dire une adresse qui n’appartient à aucun des modules sur puce) en mode monopuce
• Capacité de pagination pour prendre en charge un espace d’adressage mémoire global de 8 Mo
• Arbitrage de bus entre les maîtres CPU, BDM et XGATE
• Accès simultanés à différentes ressources1 (internes, externes et périphériques) (voir Figure 3-1 )
• Résolution de la collision d’accès au bus cible
• Contrôle du mode de fonctionnement du MCU
• Contrôle de sécurité du MCU
• Schémas de mappage de mémoire séparés pour chaque processeur maître, BDM et XGATE
• Embouts de commande ROM pour permettre la sélection FLASH ou ROM sur puce
• Le remplacement du port enregistre le contrôle d’accès
• Génération de réinitialisation du système lorsque le processeur accède à une adresse non implémentée (c’est-à-dire une adresse qui n’appartient à aucun des modules sur puce) en mode monopuce
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