MCIMX6U6AVM08AC NXP
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MCIMX6U6AVM08AC NXP
Les processeurs i.MX 6Solo/6DualLite sont basés sur la plate-forme Arm Cortex-A9 MPCore, qui présente les caractéristiques suivantes :
• Le i.MX 6Solo prend en charge un seul Arm Cortex-A9 MPCore (avec TrustZone)
• Le i.MX 6DualLite prend en charge deux Arm Cortex-A9 MPCore (avec TrustZone)
• La configuration du noyau est symétrique, où chaque cœur comprend :
— 32 Ko de cache d’instructions L1
— 32 Ko de cache de données L1
— Minuterie privée et chien de garde
— Coprocesseur Cortex-A9 NEON MPE (Media Processing Engine)
Le complexe Arm Cortex-A9 MPCore comprend :
• Contrôleur général d’interruptions (GIC) avec prise en charge de 128 interruptions
• Minuterie globale
• Unité de contrôle Snoop (SCU)
• 512 Ko de cache I/D L2 unifié :
— Utilisé par un seul noyau dans i.MX 6Solo
— Partagé par deux cœurs dans i.MX 6DualLite
• Deux interfaces de bus Master AXI en sortie de cache L2
• Fréquence du noyau (y compris NEON et cache L1), comme indiqué dans le Tableau 8.
• Coprocesseur NEON MPE
— Architecture de traitement multimédia SIMD
— Fichier de registre NEON avec registres à usage général 32 x 64 bits
— Pipeline d’exécution d’entiers NEON (ALU, Shift, MAC)
— Pipeline d’exécution en virgule flottante double et simple précision NEON (FADD, FMUL)
— Charge/stockage NEON et pipeline de permutation
Le système de mémoire au niveau SoC se compose des composants supplémentaires suivants :
— ROM de démarrage, y compris HAB (96 KB)
— RAM multimédia interne / partagée, à accès rapide (OCRAM, 128 KB)
— RAM sécurisée/non sécurisée (16 Ko)
Les processeurs i.MX 6Solo/6DualLite sont basés sur la plate-forme Arm Cortex-A9 MPCore, qui présente les caractéristiques suivantes :
• Le i.MX 6Solo prend en charge un seul Arm Cortex-A9 MPCore (avec TrustZone)
• Le i.MX 6DualLite prend en charge deux Arm Cortex-A9 MPCore (avec TrustZone)
• La configuration du noyau est symétrique, où chaque cœur comprend :
— 32 Ko de cache d’instructions L1
— 32 Ko de cache de données L1
— Minuterie privée et chien de garde
— Coprocesseur Cortex-A9 NEON MPE (Media Processing Engine)
Le complexe Arm Cortex-A9 MPCore comprend :
• Contrôleur général d’interruptions (GIC) avec prise en charge de 128 interruptions
• Minuterie globale
• Unité de contrôle Snoop (SCU)
• 512 Ko de cache I/D L2 unifié :
— Utilisé par un seul noyau dans i.MX 6Solo
— Partagé par deux cœurs dans i.MX 6DualLite
• Deux interfaces de bus Master AXI en sortie de cache L2
• Fréquence du noyau (y compris NEON et cache L1), comme indiqué dans le Tableau 8.
• Coprocesseur NEON MPE
— Architecture de traitement multimédia SIMD
— Fichier de registre NEON avec registres à usage général 32 x 64 bits
— Pipeline d’exécution d’entiers NEON (ALU, Shift, MAC)
— Pipeline d’exécution en virgule flottante double et simple précision NEON (FADD, FMUL)
— Charge/stockage NEON et pipeline de permutation
Le système de mémoire au niveau SoC se compose des composants supplémentaires suivants :
— ROM de démarrage, y compris HAB (96 KB)
— RAM multimédia interne / partagée, à accès rapide (OCRAM, 128 KB)
— RAM sécurisée/non sécurisée (16 Ko)
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